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rggen 0.35.1

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate source code related to control and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, C header file, Wiki documents, from human readable register map specifications.

Gemfile:
=

instalar:
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Versiones:

  1. 0.35.2 July 21, 2025 (16 KB)
  2. 0.35.1 June 01, 2025 (16 KB)
  3. 0.35.0 February 19, 2025 (16 KB)
  4. 0.34.0 January 23, 2025 (16 KB)
  5. 0.33.4 November 28, 2024 (16 KB)
Mostrar todas las versiones (74 total)

dependencias de Runtime (6):

rggen-c-header ~> 0.6.0
rggen-core ~> 0.35.0
rggen-default-register-map ~> 0.35.0
rggen-markdown ~> 0.27.0
rggen-spreadsheet-loader ~> 0.26.0
rggen-systemverilog ~> 0.35.1
Mostrar toda la cadena de dependencias

Propietarios:

Subida por:

Autores:

  • Taichi Ishitani

SHA 256 checksum:

=
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Para esta versión 776

Versión publicada:

Licencia:

MIT

Versión de Ruby requerida: >= 3.1

Nuevas versiones requieren AMF: true

Versión publicada con AMF: true

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