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rggen 0.33.2

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate source code related to control and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, C header file, Wiki documents, from human readable register map specifications.

Gemfile:
=

instalar:
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Versiones:

  1. 0.33.3 July 20, 2024 (16 KB)
  2. 0.33.2 June 11, 2024 (16 KB)
  3. 0.33.1 January 23, 2024 (16 KB)
  4. 0.33.0 January 22, 2024 (16 KB)
  5. 0.32.2 January 03, 2024 (16 KB)
Mostrar todas las versiones (69 total)

dependencias de Runtime (6):

rggen-c-header ~> 0.5.0
rggen-core ~> 0.33.0
rggen-default-register-map ~> 0.33.1
rggen-markdown ~> 0.26.0
rggen-spreadsheet-loader ~> 0.25.3
rggen-systemverilog ~> 0.33.0
Mostrar toda la cadena de dependencias

Propietarios:

Subida por:

Autores:

  • Taichi Ishitani

SHA 256 checksum:

=
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Versión publicada:

Licencia:

MIT

Versión de Ruby requerida: >= 3.0

Nuevas versiones requieren AMF: true

Versión publicada con AMF: true

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