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origen_verilog
0.6.3
A parser and generator for Verilog (IEEE 1364)
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0.6.3
- September 24, 2019
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0.6.1
- June 06, 2019
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0.6.0
- May 16, 2019
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0.5.2
- December 20, 2018
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ast
~> 2
origen
>= 0.41.0
treetop
>= 0
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Donos:
Pushed by:
Autores:
Stephen McGinty
SHA 256 checksum:
32a52a44d8e41cfaf394e3d698db969345e8da5f191a5055254d8832db776e0c
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