origen_verilog 0.6.3

A parser and generator for Verilog (IEEE 1364)

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Versiones:

0.6.3 - September 24, 2019 (117 KB)
0.6.2 - June 12, 2019 (117 KB)
0.6.1 - June 06, 2019 (117 KB)
0.6.0 - May 16, 2019 (117 KB)
0.5.2 - December 20, 2018 (117 KB)

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dependencias de Runtime (3):

ast ~> 2

origen >= 0.41.0

treetop >= 0

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Propietarios:

Subida por:

Autores:

Stephen McGinty

SHA 256 checksum:

32a52a44d8e41cfaf394e3d698db969345e8da5f191a5055254d8832db776e0c